本申請涉及一種集成電路的分析方法、裝置、計算機設備和存儲介質。所述方法包括:獲取待測器件包含的數字集成電路對應的門級網表,所述門級網表用于描述所述數字集成電路包括的多條路徑及每條路徑上的門電路包括的至少一邏輯門;根據所述門級網表獲取每條路徑的路徑信息;根據所述路徑信息和預設器件退化模型計算每條所述路徑的延時增量;根據所述延時增量和失效邊界條件計算每條所述路徑的失效時間,并將最小失效時間對應的路徑作為所述數字集成電路的關鍵失效路徑。通過本方法可基于電路負載及時序要求分析出集成電路中導致可靠性退化的關鍵失效路徑,從而在設計早期對該路徑進行加固,提高集成電路的可靠性。
聲明:
“集成電路的關鍵失效路徑分析方法、裝置、計算機設備” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)