一種半導體失效分析結構及其形成方法、檢測失效時間的方法,其中所述半導體失效分析結構包括:半導體襯底,所述半導體襯底具有待測區、第一串聯區和第二串聯區;位于所述半導體襯底的待測金屬層、第一金屬層和第二金屬層;位于層間介質層內的第一導電插塞使第一金屬層、第二金屬層和待測金屬層串聯;位于所述第一串聯區的若干第一電阻金屬層;位于所述第二串聯區的若干第二電阻金屬層;位于第一串聯區層間介質層內的若干第二導電插塞;位于第二串聯區層間介質層內的若干第三導電插塞;所述第一導電插塞、第二導電插塞、第三導電插塞將所述待測金屬層、第一金屬層、第二金屬層、若干第一電阻金屬層和若干第二電阻金屬層依次串聯。
聲明:
“半導體失效分析結構及形成方法、檢測失效時間的方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)