防靜電放電(ESD)和防閂鎖效應(Latch?up)保護電路規則的自動檢查方法是集成電路輔助設計軟件工具中版圖驗證的一種特殊方法。本發明屬于集成電路輔助設計軟件工具中版圖驗證領域。集成電路版圖設計過程中,為了防止靜電放電和閂鎖效應引起內部電路的失效,需要對保護電路進行電學規則和工藝規則的正確性驗證。本發明提出了一種防靜電放電(ESD)和防閂鎖效應(Latch?up)保護電路規則的自動檢查方法,該方法由計算機程序自動生成進行檢查,可以在很短的時間內完成一個完整芯片的檢查,大大提高開發效率,保證電路的正確性。
聲明:
“防靜電放電和防閂鎖效應保護電路規則的自動檢查方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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