本發明提供一種用于定位失效位置的半導體工藝驗證數字電路,其特征在于,包括:和輸入測試信號發生器相連接的緩沖器單元;和緩沖器單元的輸出端連接的測試單元;和測試單元的輸出端連接的選擇器單元;以及片選信號發生器,用于發出高、低電平,和選擇器單元連接,其中,測試單元用于和待驗證的數字電路連接。電路結構簡單可靠,可通過測試機臺調整建立時間和保持時間。嚴格控制數據通路(Data?Path),數據流不會過度發散。嚴格控制金屬連線的最大扇出(Max?Fan?Out)為2。一個扇出為4的連線可以分解為三個扇出為2的連線和兩個Buffer,能夠有效定位失效位置。當測試電路邏輯異常時,通過Verilog仿真結果確定失效位置或縮小失效位置的查找范圍。
聲明:
“用于定位失效位置的半導體工藝驗證數字電路及方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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