本發明屬于集成電路設計技術領域,具體為一種支持亂序處理器數據預取的緩存訪問系統。本發明系統具體包括:LOAD訪存信息追蹤排序模塊、LOAD訪存地址歷史緩沖器、預取器和目標預取地址緩沖器。LOAD訪存信息追蹤排序模塊將亂序LOAD訪存信息變為順序LOAD訪存信息,再輸入預取器;預取器利用順序的訪存信息實現更準確的訓練和目標預取地址預測,預取器輸出的有效目標預取地址存儲在目標預取地址緩沖器中等待后續發送,目標預取地址緩沖器實時更新以失效不及時地址,以避免發送無用的預取地址。本發明可提高訪存規律的學習效率和地址預測的準確率,減少預取請求對緩存系統的資源占用。
聲明:
“支持亂序處理器數據預取的緩存訪問系統” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)