本實用新型公開了一種芯片物理防護電路,電路中N個移位寄存器形成串聯結構;每個移位寄存器的Q端均連接一個反向器和一條頂層金屬網線;每個異或門的輸入連接反向器的輸出和一條頂層金屬網線的輸出,異或門的輸出連接與門的輸入;每個異或非門的輸入連接一條頂層金屬網線的輸出、反向器的輸出和芯片關鍵工作信號;與門將N個異或門的輸出相與后輸入總鎖存器的D端。本實用新型同一級的頂層金屬網線和其輸入信號的反進行異或,避免攻擊者在每個異或門的輸入端進行電路修補,導致檢測失效;每一級頂層金屬網線、其輸入信號反與芯片內部關鍵工作信號進行異或非運算,避免被非法竊取正常數據。
聲明:
“芯片物理防護電路” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)