本發明涉及一種智能變電站過程層裝置的時間同步方法,實時檢測是否有外部同步信號,若果有,則進入同步對時狀態,FPGA輸出同步脈沖;在同步對時狀態下,FPGA中計數器記錄所述同步脈沖的、連續的一系列時間間隔,并將這些時間間隔依次循環存儲在FPGA內部緩存器中;如果沒有外部同步信號,判斷存儲的時間間隔的個數是否達到設定值,如果達到設定值,則進入守時狀態,將所述時間間隔依次輸出形成守時脈沖,如果未達到,則進入自產脈沖狀態,由恒溫晶振自身產生秒脈沖。本發明的智能變電站過程層裝置的時間同步方法能夠兼顧裝置時間同步的準確性和失效性。
聲明:
“智能變電站過程層裝置的時間同步方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
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