本發明公開了一種基于縮放方差采樣的近閾值電路延時估計方法,考慮到蒙特卡羅采樣難以采取到足夠多失效區域的樣本,通過縮放方差擴大樣本采樣區域,進而對電路路徑延時等關鍵信息進行良率評估,實現一種精確有效的時序分析方法,為電路設計提供指導。首先提取出電路的關鍵路徑,應用縮放方差采樣方法對工藝參數空間進行優化采樣,并通過SPICE得到相應的關鍵信息,以此構建初始訓練集訓練低階張量近似電路延時模型,并通過自適應采樣方法,迭代至模型收斂,最終完成對電路的評估。
聲明:
“基于縮放方差采樣的近閾值電路延時估計方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)