本發明涉及模擬集成電路設計領域,為減小連接通路上μbump、TSV等發生故障造成的圖像質量下降的問題,在圖像處理模塊ISP中使用基于2*2像素塊故障的檢測算法可以有效檢測出失效點,從而更容易地修復故障點,得到較好的輸出圖像。為此,本發明采取的技術方案是,基于分塊并行容錯結構的3D堆疊圖像傳感器,像素陣列以2像素*2像素小單元的形式分塊,每個小單元的中心通過微凸金屬塊μbump連接到信號線上,不同的信號線連接到下層不同的模數轉換器ADC上,每個ADC再經由各自的硅通孔TSV通路連接到圖像處理模塊ISP層中。本發明主要應用于集成電路設計制造場合。
聲明:
“基于分塊并行容錯結構的3D堆疊圖像傳感器” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)