本發明屬于集成電路技術領域,涉及一種針對大規模SRAM陣列電路后仿真的高效良率分析方法。本發明利用小規模SRAM陣列電路和大規模SRAM陣列電路的相關性,將小規模SRAM電路作為低置信度源,大規模SRAM電路作為高置信度源,對小規模和大規模SRAM電路的性能關于工藝參數構造多置信度高斯過程模型;采用自適應迭代的策略,以小規模SRAM電路的最優偏移向量作為起始點,迭代地搜索和更新大規模SRAM電路的最優偏移向量,并迭代地構造及更新多置信度高斯過程模型,提出通過求解一個多模態優化問題,得到小規模SRAM電路最優偏移向量附近的失效邊界,將其加入大規模SRAM電路的初始建模中,進一步提高算法的收斂速度。該方法能大幅減少大規模SRAM陣列后仿真良率分析所需仿真次數。
聲明:
“針對大規模SRAM陣列電路后仿真的高效良率分析方法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)