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FPGA靜態時序分析算法

1399   編輯:管理員   來源:中冶有色網  
2023-03-19 08:59:39
本發明涉及FPGA靜態時序分析算法,具體為提取出整個電路存在的所有時序路徑,考察信號在這些路徑上通過時是否滿足時序約束的要求,通過對最大路徑延遲和最小路徑延遲的分析找出違背時序約束的錯誤。本發明能夠更快的發現使芯片時序失效和對芯片性能起決定作用的關鍵路徑。
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聲明:
“FPGA靜態時序分析算法” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)
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